ラッチアップ試験受託サービス
CMOS ICおよびそれを含む半導体製品のラッチアップ破壊に対する耐性を評価する、ラッチアップ試験サービスをご提供いたします。
基本情報
■電流パルス印加法（JEDEC・JEITA・AEC） ■電源過電圧法（JEDEC・JEITA・AEC） ■電圧パルス印加法（AEC） ■ESDパルス印加法（参考試験） ■ラッチアップ判定法（JEDEC方式・電流定義方式） ■試験前後の保護ダイオード特性測定にも対応します。 ■ソケット、専用基板等の手配・試験ボード作製にも対応します。 ＊VCC電源搭載数：4台（100V/0.5A：1台、50V/1A：3台） 多電源デバイスの対応が可能 ＊電源過電圧法の最大電圧：150V（VCC電圧＋VTパルス電圧⇒最大150V）
価格情報
試験条件により御見積致します。
納期
用途／実績例
JEDEC JEITA AEC 各種規格試験
